時脈閘控
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時脈閘控(英語:Clock gating)是一種在同步序向邏輯電路的一種定時器訊號技術,可以降低晶片功耗。時脈閘控通過在電路中增加額外的邏輯單元、優化時鐘樹結構來節省電能。[1]
可以通過以下幾種方式在設計中添加時脈閘控邏輯:
參考文獻
- ^ Power-efficient System Design, Preeti Ranjan Panda, Aviral Shrivastava, P.R. PANDA, B. v. n. Silpa, Krishnaiah Gummidipudi, Springer; 1st Edition. edition (September 17, 2010), Page 25,73, ISBN 978-1-4419-6387-1